关于数字频率计的Multisim仿真文件，可以给我一份吗？QQ+707609774

请喊超哥11 2018-12-04 03:25:58 275 浏览

课程设计快结束了！求一个multisim文件啊！仿真不出来！求个文件

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关于数字频率计的Multisim仿真文件，可以给我一份吗？QQ+707609774: 课程设计快结束了！求一个multisim文件啊！仿真不出来！求个文件

请问谁可以给我一份关于数字频率计的设计的multisim仿真文件为我吗？谢谢:

请问能不能给我一份由关于数字频率计的multisim的文件？谢谢: 如我可以的话，qq35662566

紧急求数字频率计在Multisim中的仿真文件 973196047:

关于multisim仿真振荡器的问题: 您好，麻烦您帮我看看这个电路图，我在Multisim上仿真就是出不来波形，到底是怎么回事？找了一晚上就是找不到问题所在，麻烦您了... 您好，麻烦您帮我看看这个电路图，我在Multisim上仿真就是出不来波形，到底是怎么回事？找了一晚上就是找不到问题所在，麻烦您了展开

关于数字频率计的仿真文件Z好proteus的测量0-999hz 不用单片机: 参考元器件：74HC160，74HC00/32，CD4511， NE5532/TL082，CD4060 和 32768Hz 晶振给个直接仿真就能过的吧，大神。直接我q邮： 347397173

关于数字频率计的仿真文件Z好proteus的测量0-2khz 不用单片机: 要直接的proteus文件和源程序

谁能给我发一个multisim的数字频率计文件啊急急急: 要能仿真的啊

数字频率计quartus仿真: 本人是计算机专业学生，需要用quartus进行数字频率计仿真，要求如下：本实验要求设计并实现简易的数字频率计电路，要求可以实现以下功能： (1) 频率计的频率测量范围：Z低要求0~9999Hz。 (2) 闸门时间为1s，测量结果以十进制数字显示。 (3) 设计一位... 本人是计算机专业学生，需要用quartus进行数字频率计仿真，要求如下：本实验要求设计并实现简易的数字频率计电路，要求可以实现以下功能： (1) 频率计的频率测量范围：Z低要求0~9999Hz。 (2) 闸门时间为1s，测量结果以十进制数字显示。 (3) 设计一位复位键，对频率计进行清零复位。 (4) 利用实验箱上的四个七段数码管显示频率计结果，要求显示结果稳定，无闪烁。我对vhdl不是很熟悉，也不太会用quartus 我的Q是1072733412，希望您能给我提供帮助展开

简易数字频率计的设计主要求Multisim的仿真电路，Z好是原件。: 1、能够测量正弦波、三角波、锯齿波、矩形波等周期性信号的频率； 2、能直接用十进制数字显示测得的频率； 3、频率测量范围：1HZ—10KHZ且量程能自动切换； 4、输入信号幅度范围为0.5—5V，要求仪器自动适应 5、测量时间：t≼1.5s 7、按照以上技术要... 1、能够测量正弦波、三角波、锯齿波、矩形波等周期性信号的频率； 2、能直接用十进制数字显示测得的频率； 3、频率测量范围：1HZ—10KHZ且量程能自动切换； 4、输入信号幅度范围为0.5—5V，要求仪器自动适应 5、测量时间：t≼1.5s 7、按照以上技术要求设计电路，绘制电路图，对设计的电路用Multisim或OrCAD/PspiceAD9.2进行仿真，用万用板焊接元器件，制作电路，完成调试、测试，撰写设计报告。 8、用74LS48D，共阴极七段数码管，74LS273N，74LS90D，SN74123N，555时基电路构成仿真展开

求数字频率计的单片机课程设计，要有程序，有仿真图，就是DSN文件:

用multisim做带通滤波器的仿真: 要求是：保证300—3400Hz的语音信号不失真的带通滤波器我按照模电中的带通滤波器进行设计： ①图中的V1可以作为语音信号吗？V1为1v，1khz，这是默认的，我不知如何设置？上图的仿真图像为 ②图像的Z高点也就2dB，Z低为-36db左右，频率从300hz到300Mhz，... 要求是：保证300—3400Hz的语音信号不失真的带通滤波器我按照模电中的带通滤波器进行设计： ①图中的V1可以作为语音信号吗？V1为1v，1khz，这是默认的，我不知如何设置？上图的仿真图像为 ②图像的Z高点也就2dB，Z低为-36db左右，频率从300hz到300Mhz，感觉没有滤波。希望精通的可以不吝赐教！谢谢！展开

运用multisim进行仿真研究: 运用multisim对模电第4板的相关例题和习题进行仿真分析得到满足题目要求的仿真结果，哪位大虾给点提示样本或指导，不甚感激邮箱gmh860916@sina.com我用的是10.0.1版本的... 运用multisim对模电第4板的相关例题和习题进行仿真分析得到满足题目要求的仿真结果，哪位大虾给点提示样本或指导，不甚感激邮箱gmh860916@sina.com 我用的是10.0.1版本的展开

关于multisim 的网络分析仪: 在multisim虚拟仪器网络分析仪中的分析曲线，里边的S参数不是有四个参数吗，S21、S11、S12、S22到底是什么参数呀，有和波特图有关的参数吗，请帮忙，谢谢。... 在multisim虚拟仪器网络分析仪中的分析曲线，里边的S参数不是有四个参数吗，S21、S11、S12、S22到底是什么参数呀，有和波特图有关的参数吗，请帮忙，谢谢。展开

如何在 multisim中仿真opt101:

可以给我一份8753D矢量网络分析仪的操作说明书吗?中文版的，急需！谢谢!: 可以给我一份8753D矢量网络分析仪的操作说明书吗?中文版的，急需！谢谢!397971252... 可以给我一份8753D矢量网络分析仪的操作说明书吗?中文版的，急需！谢谢!397971252 展开

硬橡胶的弹性模量是多少？关于硬橡胶的资料谁有给我一份~~:

0—999Hz数字频率计multisim源文件，急求:

max 数字频率计顶层文件VHDL仿真编译时出现如下图问题，跪求高手帮帮我: 译码器 entity decoder3_8 is port(a:in std_logic_vector(2 downto 0); qc:out std_logic_vector(3 downto 0)); end decoder3_8; architecture rtl of decoder3_8 is begin process(a) ... 译码器 entity decoder3_8 is port(a:in std_logic_vector(2 downto 0); qc:out std_logic_vector(3 downto 0)); end decoder3_8; architecture rtl of decoder3_8 is begin process(a) begin case a is when"000"=>qc<="0000"; when"001"=>qc<="0001"; when"010"=>qc<="0010"; when"011"=>qc<="0011"; when others =>qc<="1111"; end case; end process; end rtl; 模块 CH entity ch is port(sel:in std_logic_vector(2 downto 0); a3，a2，a1，a0，dang:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0)); end ch; architecture ch_arc of ch is begin process(sel) begin case sel is when"000"=>q<=a0; when"001"=>q<=a1; when"010"=>q<=a2; when"011"=>q<=a3; when"111"=>q<=dang; when others=>q<="1111"; end case; end process; end ch_arc; 选择模块 entity sel is port(clk:in std_logic; sl:out std_logic_vector(2 downto 0)); end sel; architecture sel_arc of sel is begin process(clk) variable cnt:std_logic_vector(2 downto 0); begin if clk'event and clk='1' then cnt:=cnt+1; end if; sl<=cnt; end process; end sel_arc; 顶层文件： ENTITY hql IS PORT(clr，sig，clk:IN STD_LOGIC; alm:OUT STD_LOGIC; q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); qc :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END hql; ARCHITECTURE sd OF hql IS COMPONENT fen port(clk:in std_logic; q:out std_logic); end COMPONENT; COMPONENT selx port(clk:in std_logic; sl:out std_logic_vector(2 downto 0)); end COMPONENT; COMPONENT corna port(clr，sig，door:in std_logic; alm:out std_logic; q3，q2，q1，q0，dang:out std_logic_vector(3 downto 0)); end COMPONENT; COMPONENT lock port(l:in std_logic; a4，a3，a2，a1，a0:in std_logic_vector(3 downto 0); q4，q3，q2，q1，q0:out std_logic_vector(3 downto 0)); end COMPONENT; COMPONENT ch port(sel:in std_logic_vector(2 downto 0); a3，a2，a1，a0，dang:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0)); end COMPONENT; COMPONENT disp port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0)); end COMPONENT; COMPONENT decoder3_8 port(a:in std_logic_vector(2 downto 0); qc:out std_logic_vector(3 downto 0)); end COMPONENT; SIGNAL qq:STD_LOGIC; SIGNAL qq3，qq2，qq1，qq0，qqdang:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL tt4，tt3，tt2，tt1，tt0:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL ww:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL SS:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN u1:fen PORT MAP(clk=>clk，q=>qq); u2:selx PORT MAP(clk=>clk，SL=>SS); u3:corna PORT MAP(clr=>clr，sig=>sig，door=>qq，alm=>alm，q3=>qq3，q2=>qq2，q1=>qq1，q0=>qq0，dang=>qqdang); u4:lock PORT MAP(l=>qq，a4=>qq3，a3=>qq3，a2=>qq2，a1=>qq1，a0=>qqdang，q4=>tt4，q3=>tt3，q2=>tt2，q1=>tt1，q0=>tt0); u5:ch PORT MAP(sel=>SS，a3=>tt4，a2=>tt3，a1=>tt2，a0=>tt1，dang=>tt0，q=>ww); u6:disp PORT MAP(d=>ww，q=>q); u7:decoder3_8 PORT MAP(a=>SS，qc=>qc); END sd; 由于超出字数所以把库说明头程序删了展开

谁能给我一份详细的白酒分析案例:

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