半导体 | 半导体工艺的发展趋势

本部分将介绍整个半导体工艺的最新发展，并讨论半导体代工厂以及硅晶圆向450mm尺寸推进的现状。还可以看到摩尔定律正在偏离其不断缩小特征尺寸的方向。

为了展示半导体工艺的概貌，这里将从各种视角探究其特点，希望这样能够帮助您理解以下内容。

各种半导体产品

半导体产品根据衬底材料和应用的不同，来进行各种分类。其分类如下图 所示。

半导体的主要分类(按材料和产品分类)

为什么称为半导体工艺?

在半导体产业中，制造工程被称为工艺(Process)，理由是什么?虽然没有明确的答案，但笔者认为，与其说加工尺寸微小(目前是nm制程。1nm=10m)，不如说制造过程无法用肉眼看到所致。例如像电视机和汽车这样的组装工程，因为是肉眼可见的，所以不能把制造工程称为工艺。此外，半导体产品还有一个特点，即不是一个一个生产，而是批量生产，之后进行分割。因此，在半导体中，可能比较适合使用具有相对抽象含义的术语“工艺”(Process)。

半导体工艺包含前段制程和后段制程。这里的前段制程主要是对硅晶圆进行加工，所以也被称为晶圆工艺(WaferProcess)。主要的6个工艺会反复多次进行，笔者称之为“循环型工艺”。化学工业常被称为“工艺产业”，也是因为化学产品要经过热分解、聚合、蒸馏等工艺，故而得名。而且同样也是先大量生产，之后进行分装。与此相对应，后段制程包括封装工序，笔者因此称之为从上游到下游的“Flow型工艺”

前段制程可以进一步分类为前端(Front-End)和后端(Back-End)。前者主要是形成晶体管等元件，而后者主要是形成布线。而且加工尺寸非常小，只有几十nm(纳米)，因此，硅晶圆的洁净度要求变得更加严格，而且对生产设备和晶圆厂(fab)的洁净度也有很高的要求，生产设备的价格也会更加昂贵，晶圆厂建设的投资额也会更加庞大。

半导体工艺的特点

本部分介绍半导体技术路线图，它是由ITRS这个国际活动组织推动完成的，并已成为半导体工艺微细化的“路标”。此外，还要简单介绍一下与其对立的路线图。

什么是半导体技术路线图?

国际半导体技术路线图(Intermational Technology Roadmap for Semiconductor，ITRS)是由美国、欧洲、日本、韩国等主要的半导体业行业组织发起的。日本方面是由日本电子信息技术产业协会(JEITA:Japan Electronics and Inforation Technology Industry Association)的下属组织半导体分会的半导体技术路线图专家协会(STRJ)承担。目前为止的活动可以到JEITA的网址上查看，现状是ITRS和STRJ都已停止活动了，后面我会谈到其未来。ITRS由来自不同国家的专家组成，讨论各个领域，审查修正路线图，奇数年提出报告，偶数年审查修正上一年报告，更新后的版本在ITRS的网站(www.itrs.net)上发布重点是每年进行一次审查修正，这凸显出半导体微细化的发展势头，以及半导体行业的竞争程度。下图为ITRS中较早年代的路线图示例，用ITRS2007和ITRS2011相比较从2011年的半间距来看，微型化有逐渐加速的趋势，可以感受到上述半导体微细化发展的势头和半导体行业的激烈竞争。

有时，无须依赖微细化技术所特有的光刻技术，也可以进行微细化，这样的技术称为路线图外(Off The Roadmap)。硅半导体通过前面所述的自上而下光刻技术实现了微细化，但在某些情况下，还需要一些仅靠我们目前拥有的微细加工技术无法实现的图形化技术。其典型代表是自对准工艺。在半导体制造工艺中，无须借助光刻即可进行图形加工的工艺称为自对准(Self-Align)工艺。如下图所示，创建侧壁的工艺是一种不需要掩膜的自对准的微细化技术。有一段时期，Off The Roadmap用来泛指自对准工艺。

通过自对准的微细化

纳米级微细化加工的半导体工艺正一步一步走到了极限，在此我们将聚焦技术，阐述现有的一些观点。

硅的微细化极限

ScalingLaw(比例缩小定律)基于将硅中的电子视为经典物理中的模型。随着加工尺寸，特别是栅极长度接近硅的原子半径，沟道中的电子已经不再是经典物理模型能够应对的了，已经到了需要用量子力学来应对的水平。硅的晶格间距为0.545 nm.因此认为栅极尺寸(沟道长度)在5nm左右进入量子力学的范畴。因此出现了各种路线的选择。

各种路线的梳理

在讨论我们迄今所走的路线的未来方向时，一般按照以下三个原则进行分类

①继续走原有路线的方法。

②)从其他方面探索延长原有路线的方法。

③探索超越原有路线的方法。

在下图中进行了模型化的说明。本部分将阐述More Moore和More than Moore 的趋势。上一节中提到的路线图，如果用马拉松比赛来形容，可能有点像领跑者在中间提高了配速。More than Moore的出现，就是为了那些无法追赶上More Moore 的选手，这样解释就容易理解了、

在微型化的前方，所能看到的

什么是技术助推器?

推动摩尔定律，即追求微细化，总有一天会达到极限。另一方面，除了作为衬底的晶圆外，LSI还使用各种材料。这些材料也无法追赶上Scaling Law。在某些情况下，仅靠现有技术已经无法满足 Scaling Law。因此，需要对硅本身、布线材料、栅极绝缘膜材料和层间绝缘膜材料进行重新评估，为此技术助推器出现了。如果把技术助推器的概念融入路线图中，就会像上图一样。可以把技术助推器想象成可以补偿Scaling规则偏差的技术(包括材料)，之前提到的High-k膜也可以说是技术助推器的例子之一。

从其他的视角看

半导体行业继续发展，但与过去相比，增长速度也放缓了，发展势头也在逐渐下降虽然一直不断追求微型化、高密度，但是全世界拥有最先进技术实力的半导体制造商屈指可数。此外，半导体业务也从垂直整合型转变为水平分工型，代工厂和无晶圆厂制造商也出现了。例如作为无晶圆厂制造商代表的高通，现在半导体销售额位居前五，此外Foundry的代表台积电也位列前五。另一方面，虽然在1980年日本的半导体产业成就辉煌，占有全球一半的份额，但近年日本的半导体产业处于劣势，只在半导体材料和功率半导体方面表现不错。

技术助推器的概念

IT产业的确一直在牵引半导体产业的发展，但今天的应用领域正在不断从PC、大型FPD转向以平板计算机和智能手机为代表的移动设备，以及用于同类设备的中小型显示器、物联网和5G 等新概念。此外，放眼全局，也可以考虑向绿色创新和低碳社会所代表的环保、能源产业转移。

四、More Moore 所必需的NGL

按照 More Moore 的技术路线推进微细化，光刻技术的发展至关重要，接下来对此做一个概述。

微细化的极限

NGL是 Next Generation Lithography的缩写，中文是下一代光刻技术，在与光刻有关的学术会议中开始使用。当然，它用来表示More Moore 路线中下一代光刻技术的最佳方案。以光刻为代表的微细化加工技术已经到了极限，设备的价格也已经到了天花板。现实中微细化加工的尺寸能达到什么极限，用怎样的光刻技术来达成，这些成为争论焦点，也带来了巨大挑战。

该级别的光刻胶形状是什么样?

也许有点找借口，在半导体工艺方面的书籍中，为了方便绘图，不得不忽略实际的纵横比(Aspect Ratio)。举例来说，在最先进的逻辑电路中，即使使用一层布线，厚度也不能减小，这是因为必须确保导线的厚度足以承载所需的电流。另一方面，实际布线宽度是纳米级的，因此，如下图所示，实际上先进硅半导体的一层布线的光刻胶图形，其形状类似于摩天大楼。

实际的光刻胶的图形示意图

NGL的候选技术是哪一个?

多重图形技术和EUV技术被认为是NGL的有力候选。下面将介绍多重图形的一个例子:双重图形(Double Patterm)技术。自2000年开始，各种技术进入候选技术行列，之前介绍的F2激光器就是其中之可以说，上述两种技术是大浪淘沙的幸存者。

双重图形的定位

一直有人认为双重图形技术是EUV之前的过渡技术，也有人认为双重图形技术还是会使用一段时间。如果EUV的实用化被推迟，双重图形技术的寿命可能会更长。双重图形的最大优点是可以使用传统的光刻设备，如果昂贵的先进曝光设备可以多代使用，就多少能遏制越来越昂贵的先进半导体工厂的资本投资。但另一方面，双重图形技术也有缺点，就是除了光刻制造设备外，还需要沉积和刻蚀设备。

延长寿命的策略

在上述情况下，也在探索使用双重图形的进化技术--四重图形(QuadPatemm)技术，具体如下图所示。按照这样的趋势发展到多重(Mult)图形技术，当然，这样将增加成本，需要新的设备投资，但可能比EUV好一些。因此，目前也有采用多重图形技术的想法。但是，如果EUV的完成度一下子提高，也许想法就又会改变。NGL的未来动向值得关注。

其他候选

有一种技术，称为纳米压印(NanoPrint)，通过把模具压在树脂上形成图形，优点是可以降低设备和工艺成本。但该技术对图形有限制，只能考虑应用于图案化介质盘。另外，和EUV为代表的自顶向下(Top-Down)技术截然相反的自组织技术也在探讨之中，这也是从降低设备和工艺成本的角度提出的。

五、EUV技术趋势

接下来我们将讨论EUV技术的现状和挑战，EUV技术被认为是NGL的主要候选。EUV技术要求光刻工艺与传统技术相比有巨大的改变。

EUV 设备上的巨大差异

首先，EUV光刻是在真空中曝光。因为这个波长区域的光会被空气中的成分吸收。因此，担心残留在真空中的气体会造成污染。除了残余氧对掩膜的氧化外，镜面反射光学系统表面的氧化和碳对镜面反射光学系统的污染也是一个问题。因此，在实际曝光装置中，光源部分和光学系统部分的真空度是不同的，要使用差速排气装置等将它们尽可能地分开。

光刻胶工艺是什么?

光刻胶自身应当使用不同于传统光刻胶的材料。然而，在EUV的波长区域，材料吸收非常强烈，如果采用普通光刻那样的单层光刻胶，胶是比较厚的，几乎在中间就被吸收掉，无法到达光刻胶的底部。

因此，考虑采用的是多层光刻胶工艺。该想法是减少EUV光刻曝光显影的光刻胶的厚度，通过厚光刻胶获得耐刻蚀性，以及转移到具有耐刻蚀性的硬掩膜上。下图对此会进行说明。使用硬掩膜的方法是，在形成EUV光刻胶图形后，对硬掩膜进行刻蚀，然后转移图案并刻蚀介质层。使用双层光刻胶的方法是首先形成EUV光刻图形，然后在掩膜上刻蚀下层厚光刻胶，然后转移图案并刻蚀介质层。在这种情况下，EUV光刻胶可能使用含Si光刻胶，确保下层厚光刻胶刻蚀时的耐受性。这两种方法都要刻蚀一次，工艺会变得复杂。

这里的挑战在于LER能否被控制。毕竟，形成几十nm(纳米)或更小的光刻图案不仅需要曝光技术，还需要光刻以外的技术，多重图形技术也是如此。

EUV光刻胶工艺的比较

未来的发展是什么?

在研发层面，提出的建议是对波长为13.5nm的一半的6.7nm进行研究。由于EUV是反射曝光系统，因此NA不会得到改进，因此想法是基于缩短波长来进一步微细化。顺便说一下，当前光学系统的NA约为0.3。是否可以实现这种改进也在考量中。考虑到这些因素，最近有人认为EUV光刻的分辨率极限约为7~8nm。

就尺寸而言，它接近硅半导体的物理极限，并看到了微细化加工的终点。

在实用化的过程中，各种各样的挑战也逐渐浮出水面，特别是光源的问题被广泛讨论。量产机需要 250W左右的功率，最近也出现了能达到此要求的光源此外，在大规模生产设备方面，荷兰曝光机制造商ASML在量产设备方面处于领先地位。日本的半导体制造设备制造商已经退出EUV曝光设备这一领域，光源制造商专注于开发高功率光源。

工艺问题包括光刻胶工艺的改进、无缺陷掩膜和防护膜的实际应用。如上所述，EUV曝光是反射曝光系统，掩膜是多层叠层掩膜，所以存在很多问题。防护膜(Pellicle)需要具有更高的透射率。下图按照笔者自己的方式总结了EUV光刻要面临的课题。EUV是否会成为通过解决这些问题，进而成为推动More Moore继续前行的量产技术，我们拭目以待。

EUV 工艺面临的主要课题

六、450mm晶圆趋势

目前先进半导体代工厂使用直径为300mm的硅晶圆，有提案建议接下来使用450mm的晶圆，下面将介绍其现状，总体上是暂时停止的状况。

晶圆大口径化的历史

硅片以1.5英寸(约38mm)的直径开始商业化，之后直径不断增大这一动向被称为硅晶圆的大口径化。对于CZ法制造的硅晶圆，已有开发450mm 硅晶圆,取代300mm成为下一代晶圆的动向。以下将举例介绍其背景和挑战。

晶圆 450mm 化的来历

晶圆的大口径化通常认为以10年为周期，虽然微型化使得晶圆上的芯片数量增加，但要想在存储器方面将比特单价每年降低20%~30%，仅靠微型化是无法实现的，还需要晶圆的大口径化。另外，如果晶圆的直径变大，芯片窗口也会变大，CPU等的设计自由度也会增加，这是晶圆大尺寸化的背景。

此外，如下图所示，半导体行业自身也发生了更新换代。晶圆尺寸到300mm为止是半导体产业整个考虑的问题。需要450mm的厂家在全世界只有几家。为了实现晶圆450mm化，2006年SEMATECHS开始行动并开发出450mm生产设备。日本的SUMCO、村田机械、日立高新技术等材料、运输和制造设备制造商也参与其中。2011年，美国成立了一个名为G450C的联盟，只有世界顶级半导体制造商(IBM、英特尔、三星、台积电Global Foundary°)加入。材料、制造设备制造商担心的是，即使实现450mm化，如此少的用户能否收回开发成本。

300mm和450mm 的背景比较

特别是制造设备的厂商普遍对450mm的生产持慎重态度。笔者也多次听生产设备制造商说，收回300mm化的开发成本花了10年时间。估计主要制造商并不是全部产品都要450mm化，有可能是与300mm设备两者同时开发。

另外，从半导体产品的角度来看，整体上正从PC向智能手机、平板计算机转移，像CPU那样窗口大就有利的必要性也在减弱。除此以外，笔者认为微细化技术的发展对其也有很大影响。在300mm的时候，以Ar为光源的光刻，短波长化成为难题(实际上并没有使用短波长，而是转向了液体浸没式)，技术突破使该光刻技术的使用延长。但是这一次，EUV这种不同于传统光刻的新技术，能够量产与否，必将是一个挑战。

几年前，Semicon Japan等报道了450mm的现状，并展示了传送设备和晶圆载具。不过IBM已经宣布不会再生产450mm设备，450mm化的行动处于中断状态。

实际的障碍

作为现实问题，我们举例看一下晶圆的情况。20世纪90年代后期，日本半导体制造商联合创建的超级硅研究所(Super Silicon Research Institute)对400mm晶圆的问世做了很大贡献，这是当时推动300mm晶圆继续前进的先行者。

但是，实际上当晶圆尺寸为450mm时，需要确定晶圆及其载体的规格和标准。此外还需要更改所有制造设备和传输系统，并讨论其标准化问题，要面对的难题不胜枚举。下图列举了由于晶圆尺寸变大而带来的工艺和晶圆的问题。

工艺上晶圆的问题

此外，还有如何为设备开发提供晶圆的问题(不仅需要裸晶圆，还需要带图形的晶圆)，300mm时代，在日本是Selete公司承担了这项任务。此外，在工艺开发过程中晶圆的断面怎样来检测450mm硅片是否会被手掰断?

硅晶片的世代交替

现在，半导体产业中使用最多的晶圆是300mm。但并不是只使用300mm晶圆，200mm晶圆也还在使用，在LSI领域以外口径更小的硅片也还在使用。300mm晶圆被批量生产使用是在2002年左右，之后大约花了10年的时间，在2012年左右超过了上一代200mm晶片的出货量。同样，200mm晶圆在1992年左右开始量产，2002年左右，超过上一代150mm晶圆的出货量，终归还是花了将近10年的时间。该模式如下图所示，尽管在300mm 化过程中进行了扩张，10年的时间跨度，不仅是晶圆制造商市场，也是半导体制造设备市场和半导体市场所需的时间。整个行业掀起“300mm风”并围绕300mm化合作推进。由此可见，晶圆的世代交替需要大量的时间和能量。

七、半导体晶圆厂的多样化

目前，先进半导体晶圆厂(fab)以大量生产型的超级晶圆厂(megafab)为主流。未来的半导体晶圆厂会变成什么样呢?这里就前段制程晶圆厂，介绍其动向。

超级晶圆厂的终点站

在前段制程晶圆厂中除了实际生产半导体芯片的无尘室以外，还有各种各样的设备。在半导体产业不断更新换代的情况下，从商业角度出发，作为前段制程的晶圆厂面临着以下问题，

① 如何应对巨额投资?

② 如何转用旧生产线?

过去半导体被称为垂直整合型，通常一个公司负责从设计到制造的所有工作。但是随着微细化的发展，投资变得极为庞大，一家公司所投入的金额过大所以逐渐向水平分工型转变。其中也出现了像高通那样没有工厂的无晶圆厂制造商(Fab-Less)和委托制造的台积电这样的代工厂(Foundary)。这些公司在世界半导体制造商排名中进入前5或前10，在其中，已有的半导体制造商也在进行经营整合、探索晶圆代工厂的使用以及联合晶圆厂等。这些做法的意义在于减轻投资，故而有时也被称为轻资产(Asset-Light)或轻晶圆厂(Fab-Light)，下图对这些模式做了总结。

垂直整合模式和水平分工模式

关于旧生产线的转向，最近传出日本公司出售给外国半导体制造商或关闭的消息。另外，也有积极转产到功率半导体领域(作为More Than Moore代表)的动向。

旧生产线向 More than Moore 的转向

300mm晶圆目前在晶圆中使用最多。就日本而言，半导体产业本身有着悠久的历史，从其发展初期开始，综合电机制造商和家电制造商就开始了半导体产业的开发，与新兴国家相比，200mm和150mm的晶圆厂依然很多。在半导体发展时期，各公司都增设了生产线，由于当时的晶圆直径不同。即使在同一座晶圆厂内，每条生产线的晶圆直径也不同，笔者对此也有亲身体验。而当设备发生故障时，由于晶圆的直径不同而无法安排。

这些旧生产线有必要考虑出售或转产，此时向More than Moore方向转移是一种方法。关于More than Moore，它具有将半导体技术水平拓展到其他产品系列的能力，下图表示了有什么样的候选方案。

More than Moore 的各种表现形式

从晶圆厂运营和商业的角度来看，半导体业务似乎正在经历一个巨大的转变。无论如何，许多 200mm和150mm晶圆厂的整合、出售和转向其他业务都是当务之急。

晶圆厂未来的课题

以上介绍了商业角度的课题，但是从今后愈发重要的环境、能源方面来看，节能减排尤为重要，以下两点是关键。

① 零排放。

② 节能措施。

半导体制造过程中会产生很多废液、废气等。降低这些环境负荷是重要的课题。另外，半导体晶圆厂也会消耗电力，在当今的电力需求情况下，尽可能地节约能源也是一个课题。

八、贯通芯片的TSV(Through Silicon Via)

通过层层堆叠芯片来实现高密度化，这是发展趋势之一。目前，光刻机的微细化极限越来越明显，作为不依赖光刻机的高密度集成技术备受瞩目。为此，TSV技术变得不可或缺。

深槽刻蚀的必要性

硅通孔(ThroughSilicon Via，TSV)技术是一种形成能够贯通芯片的通孔的方法。深槽刻蚀是TSV不可或缺的基础。与普通刻蚀不同，这种刻蚀技术可以挖出足够深的孔，贯穿硅片。在20世纪80年代DRAM的集成度达到1Mbit期间，为了通过在沟槽中形成电容器并使其立体化来增加电容器的面积，沟槽刻蚀被投入实际使用。当时最多也就几um的深度，但在TSV的情况下无论硅晶圆怎样减薄，都必须进行数十um或百um左右深度的刻蚀，为此需要保护过孔的侧壁。刻蚀和沉积交替进行的Bosch工艺，以及将晶片冷却到低温，从而抑制自由基的侧面攻击的低温刻蚀等方法被采用。另一方面，TSV的直径要求在10um以下。下图列出了TSV刻蚀的例子及其问题，市场上也有专门用于 TSV的深度沟道刻蚀设备。

TSV 刻蚀示例和课题

实际的 TSV 流程

下图为TSV工艺流程的实际例子。如图所示，首先在实际晶片上进行TSV刻蚀，这是因为薄到几十um的晶片在工艺设备上处理，包括搬运都很困难。

如图所示，形成TSV后，周围区域覆盖一层绝缘膜，然后嵌入导体，也可通过丝网印刷嵌入导电膏。之后粘贴支撑材料，对晶片进行背面减薄，进行层叠化完成三维封装。此处所举的例子是所谓的“Via First”工艺，还有一种称为“Via Last”的工艺，也就是后来形成的 TSV。

九、对抗More Moore的三维封装

使用TSV(硅通孔)技术来实现芯片的高密度三维封装，正在成为一种趋势。该技术能否成为硅半导体的突破口备受关注。

三维封装的流程

三维化的意义在于，当二维微细化(即More Moore)的极限正在显现时，如下图所示，通过三维继续实现高密度。其优点是，可以继续使用当前的微细化技术，并缩短图中所示的SoC(System on Chip)中整个系统的布线。此外，它还具有降低工艺成本(包括投资)和在初始阶段稳定良品率等优点。那么如前文中的TSV技术在实际的层看化中该如何进行呢?

三维封装流程

使用TSV时，不需要引线键合。无引线键合可以实现层叠化，如下图所示，这是闪存的三维封装的例子。另一方面，有一种方法可以在不使用TSV的情况下进行三维堆叠。如SiP和PoP(Package on Package)等方法。前者是在一个封装中层叠数个芯片的方法，后者是连封装一起层叠的方法。前者有时也被称为多芯片封装(Mui-Chip Package，MCP )。

三维层叠示意图

从 Scaling 规则看三维封装

微细化加工技术的极限自不必说，投资金额也越来越庞大。相对而言，三维封装的优点是可以沿用原有的工艺技术。而且在微细化的情况下，从设计开始，开发时间会越来越长，这也带来了问题。对此，三维封装的另一个优点凸显出来，就是可以低成本、短交货期开发新产品。此外，如果布线长度变短，从全局来看功耗也会降低。正在形成一种向新模式的转变，我们不妨称其为去缩放规则，相关的研发蓬勃发展，需要的专项技术除了TSV技术以外，还需要下图所示的各种技术。

三维封装各项技术的动向

举例来说:除了TSV技术，通孔内的清洗等也是不可或缺的技术。另外，晶片之间的键合技术也需要与晶片级封装不同的规格。

微细化路线会持续到什么时候?三维封装会成为改变这个路线的手段吗?争论在一直继续，未来发展值得关注。

什么是 Chiplet?

最近，经常听到Chiplet这个词，它是应用于微处理器(MPU)的芯片，如前所述通过堆叠SoC和闪存构成。不仅包含存储器，而且包含处理器，通过微细化实现高功能的半导体产品，由于More Moore推动微细化的投资将会非常庞大，因此不需要将其制造成单一芯片，而是将多个芯片组合起来，就像一个乐高积木那样把芯片拼成3D立体的，同样可以达到目的。与内存等单功能芯片的堆叠相比，内部布线似乎存在一个棘手的技术问题，但AMD 和英特尔等该领域的顶级公司正在进行这方面的开发。因此，在控制投资的基础上，由于采用了传统的前工程，初期阶段的成品率也会相对较高。半导体产品需要实现成品率的垂直提升。从More than Moore的观点来看，今后的动向值得关注。

参考文献：

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