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一、良品率测量点

维持及提高工艺和产品的良品率(yield)对半导体工业至关重要。任何对半导体工业做过些许了解的人都会发现，整个工业对其生产良品率极其关注。的确如此，半导体制造工艺的复杂性，以及生产一个完整封装器件所需要经历的庞大工艺制程数量，是导致这种对良品率的关注超乎寻常的基本原因。这两方面的原因使得通常只有20%~80%的芯片能够完成晶圆生产线全过程，成为成品出货。

对于大部分制造工程师来说，这样的良品率看上去真是太低了。可是当我们考虑一下所面临的挑战，是要在极其苛刻的洁净空间中，通过约39块不同的掩模版，在140mm²的芯片范围内，制作出数百万个微米量级的元器件平面构造和立体层次，就会觉得能够生产出任何这样的芯片已经是半导体工业了不起的成就了!

另外一个抑制良品率的重要方面是大多数生产缺陷的不可修复性。不像有缺陷的汽车零件可以更换，这样的机会对半导体制造来说通常是不存在的。缺陷芯片或晶圆一般是无法修复的。在某些情况下没有满足性能要求的芯片可以被降级处理做低端应用。废弃的晶圆或许可以发挥余热，作为某些制程工艺的控制晶圆或假片使用。

除了以上这些工艺方面的因素外，规模化的量产也使得良品率越发重要。巨额的资金投入，高于工业界平均比例的工程技术人员使用，这些导致了半导体生产高昂的分摊成本。居高不下的分摊成本，加上激烈竞争使得产品价格持续下滑，驱使大部分芯片生产厂运行在一个大规模量产，高良品率的水平上。

基于所有这些原因，也就不难理解半导体工业对于良品率的执着了。大部分的设备和原材料供应商都以自己的产品可能提升良品率来作为推销的主要手段。同样，工艺工程部门也把维持和提高制程良品率当作本部门的主要责任。良品率测量在制程的每一单个工艺开始并追溯到整个工艺流程，从投入空晶圆到完成的电路的封装。

通常，工厂将在工艺的三个主要点监测。它们是晶圆制造工艺完成时、晶圆中测后和封装完成时并进行终测(见下图)。

主要良品率测量点

在晶圆完成所有的生产工艺后，第一个主要良品率被计算出来了。对此良品率有多种不同的叫法，如FAB良品率、生产线良品率、累积晶圆厂良品率或“CUM”良品率。

无论怎么命名，都是用完成生产的晶圆总数除以总投入片数的一个百分比来表示。不同类型的产品拥有不同的元件、特征工艺尺寸和密度因子。将会针对产品类型而不是对整个生产线计算一个良品率。

要得到CUM良品率,需要首先计算各制程站良品率(station yield),即以离开单一制程站的晶圆数比进入此制程站的晶圆数:

晶圆生产CUM良品率在50%到95%之间,取决于一系列的因素。计算出来的CUM良品率被用于计划生产，或被工程部和管理者作为工艺有效性的一个指标。

三、晶圆生产良品率的制约因素

晶圆生产良品率受到许多方面的制约。下面列出了5个制约良品率的基本因素，任何晶圆生产厂都一定会对它们进行严格的控制。这5个基本因素的共同作用决定了一个工厂的综合良品率：

• 工艺制程步骤的数量

• 晶圆破碎和弯曲

• 工艺制程变异

• 工艺制程缺陷

• 光刻掩模版缺陷

1）工艺制程步骤的数量

从上面图中看出要得到85.9%的CUM晶圆生产良品率，每个单一制程站良品率必须高于90%。甚大规模集成电路(ULSI)需要数百个主要工艺操作。具有数百个工艺操作步骤的工艺过程是典型的艺术品。每一个主要工艺操作包含几个步骤,每一个步骤又依序涉及到几个分步。能够在经过众多的工艺步骤后仍维持很高的CUM良品率，这一切显然应归功于晶圆生产厂内持续不断的良品率压力。在众多的工艺步骤作用下，电路本身越复杂，预期的CUM良品率也就会越低。

工艺步骤的增加同时提高了另外4个制约良品率因素对制程中晶圆产生影响的可能性这种情况是所谓的数量专治。例如，要想在一个50步的工艺流程上获得75%的累积良品率.每一单步的良品率必须达到99.4%。在此类计算中更进一步表现为CUM良品率绝不会超过各单步的最低良品率。如果一个工艺制程步骤只能达到50%的良品率，整体的CUM良品率不会超过 50%。

每一个主要工艺操作都包含了许多工艺步骤及分步，这使得晶圆生产部门面临着日益升高的压力。在11步工艺流程中,第1步是一个氧化工艺。一个简单的氧化工艺需要完成几个工艺步骤。它们是:清洗、氧化和评估。它们中每一步都包含有分步骤。下图中列出了一个典型的氧化清洗工艺所包含的6个分步骤。每一个分步骤都存在污染晶圆打碎晶圆,或者损伤晶圆的机会。自动化和隔离技术提供了更多的控制晶圆的环境，但每个转移和新工艺的环境给污染和缺陷增加了一次机会。

氧化工艺的分步骤

2）晶圆破碎和弯曲

在晶圆生产过程中，晶圆本身会通过很多次的手工的和自动的操作。每一次操作都存在将这些易碎的晶圆打破的可能性。一片典型300mm(12英寸)晶圆的厚度只有大约800μm厚。必须要仔细操作晶圆，自动化操作必须将晶圆的破碎维持到最小。

对晶圆的多次热处理使得晶圆更容易破裂。热处理造成的晶格结构上的损伤导致晶圆在后续步骤中增加了破碎的机会。自动化的生产设备只能处理完整的晶圆。因此，晶圆如果破碎，不论破碎大小，整片晶圆将被拒收并丢弃。

如果操作得当，硅晶圆相对而言易于操作，并且自动化设备已经把晶圆的破碎降到了一个很低的水平。但是砷化镓品圆就没有这么好的弹性,晶圆破碎是限制其良品率的主要因素。由于砷化镓电路和器件具有很高的性能和高昂的价格,所以在砷化镓生产线上,对破碎晶圆的继续生产是可能的，特别是通过手动的工艺。

在尽量减少晶圆破碎的同时，晶圆的表面在整个生产过程中必须保持平整。这一点对于使用光刻技术将电路图案投射到晶圆表面的晶圆生产至关重要。如果晶圆表面弯曲或起伏不平，投射到晶圆表面的图像会扭曲变形，并且图像尺寸会超出工艺标准。晶圆的弯曲主要归因于晶圆在反应管中的快速加热/冷却。

工艺工程和工艺控制程序的目标不仅仅是保持每一个工艺操作在控制界限之内，更重要的是维持相应的工艺参数稳定不变的分布，例如时间、温度、压力及其他参数。用统计工艺控制技术监测这些工艺参数。在整个晶圆生产工艺流程中,设有许多用来发现有害变异的检查和测试，以及针对工艺标准的周期性设备的参数校准。这些检测一部分由生产部门人员来执行，一部分由质量控制部门来执行。然而，即使最佳的维护和监测工艺也会表现出一些变异。工艺工程和电路设计的挑战之一是要适应这些变异并仍能有功能器件。

工艺制程缺陷:工艺制程缺陷被定义为晶圆表面受到污染或不规则的孤立区域(或点)。这些缺陷经常被称为点缺陷(spot defect)。在一个电路中,仅仅一个非常小的缺陷就可能致使整个电路失效。这样的缺陷被称为致命缺陷(kiler defect)。遗憾的是，这些小的孤立缺陷不一定在晶圆生产过程中能够被检测出来。在晶圆电测时它们会以拒收芯片的形式表现出来。

这些缺陷主要来源于晶圆生产区域涉及到的不同液体、气体、净化间空气、人员、工艺设备和水。微粒和其他细小的污染物寄留在晶圆内部或表面。这些缺陷很多是在光刻工艺时造成的。我们知道光刻工艺需要使用一层很薄很脆弱的光刻胶层，以便在刻蚀工艺中保护晶圆表面。在光刻胶层中任何由微粒造成的空洞或破裂将会导致晶圆表层细小的刻蚀洞。这些洞被称为针孔，是光刻工艺师关注的一个主要方面。因此,晶圆会被经常检查受污染程度通常在每一个主要工艺步骤之后做此类检查。缺陷密度超出允许值的晶圆将被拒收。SIA的国际半导体技术路线图(ITRS)要求300mm晶圆表面每平方厘米(cm)0.68个是最大的缺陷密度。

4）光刻掩模版缺陷

光刻掩模版是电路图样的母版，在光刻工艺中被复制到晶圆表面。光刻掩模版的缺陷会导致晶圆上的缺陷或电路图样的变形。一般有3种掩模版引起的缺陷。第一种是污染物，例如在掩模版透明部分上的灰尘或损伤。在进行光刻时，它们会将光线挡住，并且像图案中不透明部分一样在晶圆表面留下影像。第二种是石英板基中的裂痕。它们同样会挡住光刻光线和/或散射光线，导致错误图像和/或扭曲的图像。第三种是在掩模版制作过程中发生的图案变形。它们包括针孔或铬点、图案扩展或缺失、图案断裂或相邻图案桥接(bridge)(见下图)。器件/电路的尺寸越小,密度越高,并且芯片尺寸越大，控制由掩模版产生的缺陷也就越重要。

掩模版缺陷。(a)点;(b)空洞;(c)内含;(d)突出;(e)断裂;(f)桥接(源自:Solid Siate Technology,July1993,Page 95)

5） 晶圆电测良品率要素

完成晶圆生产过程后，晶圆被送到电测试机上。在测试过程中，每一个芯片将被按照器件的标准和功能性进行电学测试。每个电路会接受多达数百项的电学测试。在这些测试测量产品的电学性能的同时，它们也间接地衡量了晶圆生产工艺的精确性和洁净度。由于工艺制程固有的变异和无法检测的缺陷，晶圆可能在通过了所有制程中的检测后还有许多失效的芯片。晶圆电测是非常复杂的测试，很多因素会对良品率有影响。它们是:

• 晶圆直径

• 芯片尺寸(面积)

• 工艺制程步骤的数量

• 电路密度

• 缺陷密度

• 晶圆晶体缺陷密度

• 工艺制程周期

6）晶圆直径和边缘芯片

半导体工业从引入硅材料起就使用圆形的品圆。第一片晶圆直径还不到1英寸。从那时起，晶圆的直径就保持着持续变大的趋势,20世纪80年代末150mm(6英寸)jin晶圆是超大规模集成电路( VLSI)的标准,20世纪90年代200mm晶圆被开发出来并投入生产。到2012年300mm 晶圆处于满额生产,450mm直径的晶圆正在引人，预计到2018 年实现满额生产131使用更大直径晶圆的驱动力来自于生产效率的提高、不断增加的芯片尺寸以及晶圆电测良品率的影响。生产效率对晶圆尺寸的要求很容易被理解,虽然生产更大直径的ji晶圆会增加一些生产成本，但是晶圆上完整的芯片数会（如下图所示）呈现更快的增长。

晶圆直径增大对不完整芯片比例的影响

增大的晶圆直径同时对晶圆电测良品率有积极的影响。下图中给出了两片晶圆，它们直径相同但是芯片的尺寸不同。我们注意到较小尺寸的晶圆表面有很大一部分被不完整的芯片所覆盖，这些芯片不能工作。如果其他条件相同,较大尺寸的晶圆凭借其上更多数量和更大比例的完整芯片将拥有较高的良品率。

芯片尺寸增加和晶圆直径增大的影响

7）晶圆直径和芯片尺寸

芯片尺寸增加的趋势是另一个推动晶圆直径增大的因素。从上图中看出增大芯片尺寸而不增大晶圆直径将会导致晶圆表面完整芯片的比例缩小。当芯片尺寸增加时需要用增大晶圆直径以维持较好的晶圆电测良品率。下图中列出了不同尺寸芯片在不同直径晶圆上存在的数量。总之更大直径的晶圆拥有更好的成本效率。

8）晶圆直径和晶体缺陷

前面介绍了晶体位错的概念。品体位错是指在晶圆(wafer)当中，由晶格的不连续性造成的缺陷点。位错在品格的各处存在，并且与污染物和工艺缺陷密度一样，对晶圆电测良品率造成影响。

晶圆的生产过程也会造成晶体位错。它们发生(或成核)在晶圆边缘有崩角和磨损的地方。这些崩角和磨损是由较差的操作技术和自动化操作设备造成的。被损的区域导致了品体位错。遗憾的是，在后续的热处理中，晶体位错会向晶圆中心蔓延(见下图)，例如氧化和扩散工艺。品体位错线伸入晶圆内部的长度是一个ji晶圆热力学历史的函数。也就是说，晶圆经受越多的工艺步骤和/或者越多的加热处理，晶体位错的数量就越多，长度就越长，也就会影响更多数量的芯片。对这个问题有一个显而易见的解决方案，增大品圆的直径使得品圆中心保留更多的未受影响的芯片。

9） 晶圆直径和工艺制程变异

在晶圆生产区域，工艺制程变异是通过随机抽样的方法来检测和测量的。检查抽样的固有特点使得并非所有的变异和缺陷都能被检测到，因此通过检测的晶圆会有一些问题。这些问题在晶圆电测时作为失效器件显示出来。

工艺制程变异在晶圆边缘发生的概率较高。在反应炉管内进行的高温工艺制程中,晶圆表面各处的温度总是有些不一致。温度的变化会导致晶圆一致性的改变。在晶圆外围边缘加热和冷却的速度稍快一些，变异也会多一些。另一个导致这种晶圆边缘现象的因素是由于操作而接触晶圆边缘所带来的污染物和对晶圆各层的物理损伤。光刻工艺中，使用Mask-Driven工艺制程(掩模版整体投影，接近和接触式曝光)会存在工艺尺寸一致性的问题。光源系统带有的中心区域一致性比边缘地区好的特点。对使用Reticle-Driven的光刻工艺制程(步进光刻机)，由于曝光区域较小(一个或几个芯片),使晶圆各处的图像畸变得以减小。

所有这些问题导致了晶圆边缘的电测良品率较低，如下图所示。增大晶圆的直径，使其中部拥有更大的未受影响的芯片区，这对维持晶圆电测良品率有帮助。

晶圆电测后合格芯片的典型分布

10）芯片面积和缺陷密度

与晶圆表面的缺陷密度对应，芯片的尺寸也对晶圆电测良品率有一定的影响。下图显示了它们之间的关系。下图(a)给出了一片没有芯片的图案，只有5个缺陷的晶圆。它图示了这片品圆的背景缺陷密度,也就是说,综合了所有品圆制造区域的因素，而不论芯片尺寸、产品类型、工艺控制要求,等等。下图(b)和下图(c)显示了同样的背景缺陷密度对芯片面积不同的晶圆在电测良品率方面的影响。对于给定的缺陷密度，芯片尺寸越大，良品率就越低。

缺陷对不同芯片尺寸晶圆电测良品率的影响

11）电路密度和缺陷密度

晶圆表面的缺陷通过使部分芯片发生故障从而导致整个芯片失效。有些缺陷位于芯片不敏感区，并不会导致芯片失效。然而，由于日益减小的特征工艺尺寸和增加的元器件密度，电路集成度有逐渐升高的趋势。这种趋势使得任何给定缺陷落在电路活性区域的可能性增加了，如下图所示，晶圆电测良品率将会降低。

致命缺陷(失效的芯片)和非致命缺陷(通过的芯片)

12）工艺制程步骤的数量

工艺制程步骤的数量被认为是晶圆厂CUM良品率的一个限制因素。步骤越多，打碎晶圆或对晶圆误操作的可能性就越大。这个结论同样适用于晶圆电测良品率。随着工艺制程步骤数的增加，除非采取相应措施来降低由此带来的影响,晶圆背景缺陷密度将增加。增加的背景缺陷密度会影响更多的芯片，使晶圆电测良品率变低。

13）特征图形尺寸和缺陷尺寸

更小的特征工艺尺寸从两个主要方面使维持一个可以接受的晶圆电测良品率变得更困难。第一，较小图像的光刻比较困难。第二,更小的图像对更小的缺陷承受力很差，对整体的缺陷密度的承受力也变得很差。最小特征工艺尺寸对允许缺陷尺寸的10:1定律已经被讨论过了。一项评估指出，如缺陷密度为每平方厘米1个缺陷，特征工艺尺寸为0.35um的电路的晶圆电测良品率会比相同条件下的0.5um电路低10%。

14）工艺制程周期

品圆在生产中实际处理的时间可以用天来计算。但是由于在各工艺制程站的排队等候和工艺问题引起的临时性减慢，晶圆通常会在生产区域停留几个星期。晶圆等待时间越长，受到污染而导致电测良品率降低的可能性就越大。向即时生产方式的转变(见第15章)是一种提高良品率及降低由生产线存量增加带来的相关成本的尝试。

15）晶圆电测良品率公式

理解及较为准确地预测晶圆电测良品率的能力是对一个盈利且可靠的芯片供应商的基本要求。多年来，许多把工艺制程、缺陷密度和芯片尺寸参数与品圆电测良品率联系起来的模型被开发出来了。下图给出了5种良品率模型的公式。每一种将不同的参数和品圆电测良品率联系起来。随着芯片尺寸的增大，工艺制程步骤的增加，以及特征工艺尺寸的减小，芯片对较小缺陷的敏感性增加了，并且更多的背景缺陷变成了致命缺陷。

晶圆电测良品率模型

指数函数模型:指数关系或泊松(Poisson)模型是最简单也是最早被研究出来的良品率模型之。它适用于单项工艺步骤，并且假设在晶圆上缺陷(D₀)是随机分布的。对于多步骤分析，该因子(n)等于使用的工艺步骤数。该模型一般用于包含多于300个芯片的晶圆,并且是低密度的中规模集成电路。Seed模型预测更小的芯片尺寸。

指数函数模型、Poisson模型和Seed 模型都阐明芯片面积、缺陷密度和晶圆电测试良品率之间的主要关系。这里e常数的值为2.718。

B.T. Murphy 提出了使用更精确的缺陷分布的模型。Bose-Einstein 模型增加了工艺步骤数(n)。在负二项式模型中,有一个群因子。它认为缺陷在晶圆表面趋向于成群分布，而不是表现为简单的随机分布。它已被SIA在其ITRS采用，群因子赋值2。

在大多数良品率模型中，工艺步骤的因子(n)实际是光刻工艺步骤。经验已经证明光刻工艺步骤对点缺陷数贡献最大，因此在中测良品率有直接的影响。

下图阐明了各种良品率模型的不同预测。没有任何两个复杂电路在设计和工艺上是可比的。不同公司使用不同的工艺制程，基本的背景缺陷密度也不一样。这些因素使得开发一套精确通用的良品率模型非常困难。大多数半导体公司拥有自己特有的良品率模型，这些模型反映了它们各自的生产工艺和产品设计。但这些模型都是和缺陷直接相关的。因为它们都假定所有晶圆生产工艺是受控的，并且缺陷水平是所用工艺固有的。这里面不包含重大的工艺问题，例如工艺气体罐的污染。

良品率模型表明芯片良品率与芯片尺寸缺陷密度的函数关系

在所有模型中使用的缺陷密度并不是通过对晶圆表面进行光学检查所得到的缺陷密度良品率模型中的缺陷密度包含了所有情况,它包含了污染、表面及晶体缺陷。进一步说，它只是估计能损坏芯片的缺陷，即致命缺陷。落在芯片非重要区域的缺陷不在模型的考虑范围内，在同一敏感区的两个或两个以上的缺陷不被重复计算另外一个需要了解的重要方面是，良品率模型得出的良品率是基于工艺制程基本受控的前提。实际上不同晶圆的电测良品率会有变化，因为品圆生产工艺存在着正常的工艺制程变异。下图是一个典型的晶圆电测良品率的图表。

晶圆电测良品率曲线

其中晶圆13的电测良品率远低于正常范围。对于这种情况，工艺师会寻找某些灾难性的工艺制程失误，比如说超标的层厚、太深或太浅的离子注入层。

四、封装和最终测试良品率

完成晶圆电测后，晶圆进入封装工艺，又称为封装(assembly)与测试(test)。在那里它们被切割成单个芯片并被封装进保护性外壳中。这一系列步骤中也包含多次目检和封装工艺制程的质量检查。

在封装工艺完成后，封装好的芯片会经过一系列的物理、环境和电性测试，总称为最终测试(final test)。最终测试后，第三个主要良品率被计算出来，即最终测试的合格芯片数与晶圆电测合格芯片数的比值。

五、整体工艺良品率

整体工艺良品率是3个主要良品率的乘积(见下图)。这个数字以百分数表示，给出了出货芯片数相对最初投入晶圆上完整芯片数的百分比。它是对整个工艺流程成功率的综合评测。

整体良品率随几个主要的因素变化。下图列出了典型的工艺良品率和由此计算出的整体良品率。前两列是影响单一工艺及整体良品率的主要工艺制程因素。第一列是特定电路的集成度。电路集成度越高，各种良品率的预期值就越低。更高的集成度意味着特征图形尺寸的相应减小。

良品率相对工艺成熟水平的变化

从表中的数据可以看出晶圆电测良品率是3个良品率点中最低的，这就是为什么会有许多致力于提高晶圆电测良品率的计划。有一段时间品圆电测良品率的提升对生产率的提高产生最大的影响。更大和更复杂的芯片(如兆位级的存储器)的出现使得如设备持有成本等其他因素被加入到提高生产率的范畴。百万级芯片时代要求的成功是晶圆电测良品率需要在90%的范围。

参考文献：

(客服电话4001021226)

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