有没有大神能帮忙用VHDL写简单的数字频率计的程序？

狼鬼听风 2018-11-23 21:00:26 392 浏览

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求用VHDL语言设计一数字频率计: 1，输入为矩形脉冲，频率范围0-99MHZ， 2，用五位数码管显示，只显示Z后结果，过程无需显示 3，单位为HZ KMZ两档，自动切换

基于vhdl语言的8位数字频率计的设计: 论文要求：测量从1Hz到9999的信号频率，并将被测信的频率在数码管上显示出来，采用文本和图形混合设计的方法！请高人指点一下！我实在是不懂，Z好能给我发一份设计，邮箱是945876736@qq.com!万分感谢!!!!

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跪求基于verilog HDL设计的数字频率计数与模块的程序！超简单就行！: 毕业论文用verilog HDL语言设计，谢谢哪位仁兄给我写个这样程序，简单点的 Z好有测试程序和测试结果！谢谢了！

求解释一个简单的四位数字频率计verilog hdl程序。王金明那本书上的: 【例 11.2】4 位数字频率计控制模块 module fre_ctrl(clk，rst，count_en，count_clr，load); output count_en，count_clr，load; input clk，rst; reg count_en，load; always @(posedge clk) begin if(rst) begin count_en=0; load=1; end else begin coun... 【例 11.2】4 位数字频率计控制模块 module fre_ctrl(clk，rst，count_en，count_clr，load); output count_en，count_clr，load; input clk，rst; reg count_en，load; always @(posedge clk) begin if(rst) begin count_en=0; load=1; end else begin count_en=~count_en; load=~count_en; //load 信号的产生 end end assign count_clr=~clk&load; //count_clr 信号的产生 endmodule 【例 11.3】4 位数字频率计计数子模块 module count10(out，cout，en，clr，clk); output[3:0] out; output cout; input en，clr，clk; reg[3:0] out; always @(posedge clk or posedge clr) begin if (clr) out = 0; //异步清0 else if(en) begin if(out==9) out=0; else out = out+1; end end assign cout =((out==9)&en)?1:0; //产生进位信号 endmodule 【例 11.4】频率计锁存器模块 module latch_16(qo，din，load); output[15:0] qo; 王金明：《Verilog HDL 程序设计教程》 - 57 - input[15:0] din; input load; reg[15:0] qo; always @(posedge load) begin qo=din; end endmodule 关键是解释这三个程序。。还有，怎么写test——bench呢？谢谢好心人啊！！！展开

求助一个简单的PLC程序？: 编写十字路口交通灯程序，具体要求：红灯亮30秒，黄灯再亮5秒，Z后绿灯亮30秒，如此循环；红灯亮时，黄灯和绿灯不能亮；黄灯亮时，红灯和绿灯不能亮；绿灯亮时，黄灯和红灯不能亮（S7-300/400 PLC）希望能发一个较完整的程序，Z好有点注释，多谢... 编写十字路口交通灯程序，具体要求：红灯亮30秒，黄灯再亮5秒，Z后绿灯亮30秒，如此循环；红灯亮时，黄灯和绿灯不能亮；黄灯亮时，红灯和绿灯不能亮；绿灯亮时，黄灯和红灯不能亮（S7-300/400 PLC）希望能发一个较完整的程序，Z好有点注释，多谢了！展开

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