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2018-11-23 21:00:26
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2011-08-13 05:50:24
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2011-06-27 01:41:01
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2011-12-16 02:41:05
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2010-03-14 18:18:36
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- 高分求基于VHDL简易数字频率计源程序 ,要求程序以module开头
2018-11-26 15:01:21
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2018-11-12 12:10:45
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- EDA高手进来,帮忙用VHDL语言写一个可控正弦信号发生器。有完整论文更好
2012-02-20 12:01:19
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- 谁能帮忙写一下用霍尔传感器和51单片机测量电机转速的程序和接线图
2016-04-14 17:07:35
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- 大神帮忙
2014-07-14 01:27:32
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- 跪求 基于verilog HDL设计的数字频率计数与模块的程序!超简单就行!
- 毕业论文用verilog HDL语言设计,谢谢哪位仁兄给我写个这样程序,简单点的 Z好有测试程序和测试结果!谢谢了!
2009-04-15 13:32:14
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- 可否帮忙写一个基于8250的RS232异步通信系统程序
2018-12-06 16:44:19
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- 用金相显微镜拍出的试样照片,有大神能帮忙分析分析么?
2014-11-06 00:28:31
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- 求解释 一个简单的四位数字频率计verilog hdl程序。 王金明那本书上的
- 【例 11.2】4 位数字频率计控制模块 module fre_ctrl(clk,rst,count_en,count_clr,load); output count_en,count_clr,load; input clk,rst; reg count_en,load; always @(posedge clk) begin if(rst) begin count_en=0; load=1; end else begin coun... 【例 11.2】4 位数字频率计控制模块 module fre_ctrl(clk,rst,count_en,count_clr,load); output count_en,count_clr,load; input clk,rst; reg count_en,load; always @(posedge clk) begin if(rst) begin count_en=0; load=1; end else begin count_en=~count_en; load=~count_en; //load 信号的产生 end end assign count_clr=~clk&load; //count_clr 信号的产生 endmodule 【例 11.3】4 位数字频率计计数子模块 module count10(out,cout,en,clr,clk); output[3:0] out; output cout; input en,clr,clk; reg[3:0] out; always @(posedge clk or posedge clr) begin if (clr) out = 0; //异步清0 else if(en) begin if(out==9) out=0; else out = out+1; end end assign cout =((out==9)&en)?1:0; //产生进位信号 endmodule 【例 11.4】频率计锁存器模块 module latch_16(qo,din,load); output[15:0] qo; 王金明:《Verilog HDL 程序设计教程》 - 57 - input[15:0] din; input load; reg[15:0] qo; always @(posedge load) begin qo=din; end endmodule 关键是解释这三个程序。。还有,怎么写test——bench呢?谢谢好心人啊!!! 展开
2011-08-25 13:30:54
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2012-04-05 04:57:18
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2018-01-02 11:20:51
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- 编写十字路口交通灯程序,具体要求: 红灯亮30秒,黄灯再亮5秒,Z后绿灯亮30秒,如此循环; 红灯亮时,黄灯和绿灯不能亮; 黄灯亮时,红灯和绿灯不能亮; 绿灯亮时,黄灯和红灯不能亮 (S7-300/400 PLC) 希望能发一个较完整的程序,Z好有点注释,多谢... 编写十字路口交通灯程序,具体要求: 红灯亮30秒,黄灯再亮5秒,Z后绿灯亮30秒,如此循环; 红灯亮时,黄灯和绿灯不能亮; 黄灯亮时,红灯和绿灯不能亮; 绿灯亮时,黄灯和红灯不能亮 (S7-300/400 PLC) 希望能发一个较完整的程序,Z好有点注释,多谢了! 展开
2012-12-18 23:18:53
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