如何用VHDL语言实现8位十进制数字频率计，恳请高手帮忙，求程序啊

xiashigjie1314 2011-06-27 01:41:01 295 浏览

参与评论

登录后参与评论

全部评论(2条)

豆豆酱999959 2011-06-28 00:00:00

你可以参考这个，http://zhidao.baidu.com/question/276759710.html?fr=im200017，自己尝试着写，没有人天生就会写这个的。

赞(17)

回复(0)

评论

评论
登录后参与评论
heliangdong123 2011-07-07 00:00:00

写一个十进制计数器，封装后调出8个十进制进位端相连就行了。

赞(15)

回复(0)

评论

评论
登录后参与评论

热门问答

如何用VHDL语言实现8位十进制数字频率计，恳请高手帮忙，求程序啊:

基于vhdl语言的8位数字频率计的设计: 论文要求：测量从1Hz到9999的信号频率，并将被测信的频率在数码管上显示出来，采用文本和图形混合设计的方法！请高人指点一下！我实在是不懂，Z好能给我发一份设计，邮箱是945876736@qq.com!万分感谢!!!!

求助，8位十进制数字频率计的设计:

求用VHDL语言设计一数字频率计: 1，输入为矩形脉冲，频率范围0-99MHZ， 2，用五位数码管显示，只显示Z后结果，过程无需显示 3，单位为HZ KMZ两档，自动切换

有没有大神能帮忙用VHDL写简单的数字频率计的程序？:

高分求基于VHDL简易数字频率计源程序，要求程序以module开头:

如何用QT实现一个计时器的程序: 秒表，用户点“开始计时”后，秒表开始计时，并实时显示计时数据；用户点“停止计时”后，秒表停止计时；用户点“重置”后，秒表归零要求：秒表计时精度达到毫秒级说明：不要求存储历史计时数据需要详细点

电气高手们，帮忙设计个数字频率计！！！急啊！: 要求：脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为 f＝N／T，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。计数器所记录的结果，就是被测信号的频率。如在1S内记录1000个脉冲，则被测信号的频率为1000... 要求：脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为 f＝N／T，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。计数器所记录的结果，就是被测信号的频率。如在1S内记录1000个脉冲，则被测信号的频率为1000Hz。晶振产生较高的标准频率，经分频器后可获得各种时基脉冲（1ms，10ms，0.1s，1s等），时基信号的选择由开关S2控制。被测频率的输入信号经放大整形后变成矩形脉冲加到主控门的输入端，如果被测信号为方波，放大整形可以不要，将被测信号直接加到主控门的输入端。时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。若时基信号的周期为T，进入计数器的输入脉冲数为N，则被测信号的频率f＝N / T，改变时基信号的周期T，即可得到不同的测频范围。当主控门关闭时，计数器停止计数，显示器显示记录结果。此时控制电路输出一个置零信号，经延时、整形电路的延时，当达到所调节的延时时间时，延时电路输出一个复位信号，使计数器和所有的触发器置0，为后续新的一次取样作好准备，即能锁住一次显示的时间，使保留到接受新的一次取样为止。当开关S2改变量程时，小数点能自动移位。若开关S1，S3配合使用，可将测试状态转为“自检”工作状态（即用时基信号本身作为被测信号输入）。使用中、小规模集成电路设计与制作一台简易的数字频率计。应具有下述功能： 1、位数计4位十进制数计数位数主要取决于被测信号频率的高低，如果被测信号频率较高，精度又较高，可相应增加显示位数。 2、量程 diyi档：Z小量程档，Z大读数是9.999KHz，闸门信号的采样时间为1s。第二档：Z大读数为99.99KHz，闸门信号的采样时间为0.1s。第三档：Z大读数为999.9KHz，闸门信号的采样时间为10ms。第四档：Z大读数为9999KHz，闸门信号的采样时间为1ms。 3、显示方式 (1)用七段LED数码管显示读数，做到显示稳定、不跳变。 (2)小数点的位置跟随量程的变更而自动移位。 (3)为了便于读数，要求数据显示的时间在0.5s～5s内连续可调。 4、具有“自检”功能。 5、被测信号为方波信号。 6、画出设计的数字频率计的电路总图。 7、组装和调试展开

基于VHDL的数字频率计:

基于EDA的8位十进制频率计设计

max 数字频率计顶层文件VHDL仿真编译时出现如下图问题，跪求高手帮帮我: 译码器 entity decoder3_8 is port(a:in std_logic_vector(2 downto 0); qc:out std_logic_vector(3 downto 0)); end decoder3_8; architecture rtl of decoder3_8 is begin process(a) ... 译码器 entity decoder3_8 is port(a:in std_logic_vector(2 downto 0); qc:out std_logic_vector(3 downto 0)); end decoder3_8; architecture rtl of decoder3_8 is begin process(a) begin case a is when"000"=>qc<="0000"; when"001"=>qc<="0001"; when"010"=>qc<="0010"; when"011"=>qc<="0011"; when others =>qc<="1111"; end case; end process; end rtl; 模块 CH entity ch is port(sel:in std_logic_vector(2 downto 0); a3，a2，a1，a0，dang:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0)); end ch; architecture ch_arc of ch is begin process(sel) begin case sel is when"000"=>q<=a0; when"001"=>q<=a1; when"010"=>q<=a2; when"011"=>q<=a3; when"111"=>q<=dang; when others=>q<="1111"; end case; end process; end ch_arc; 选择模块 entity sel is port(clk:in std_logic; sl:out std_logic_vector(2 downto 0)); end sel; architecture sel_arc of sel is begin process(clk) variable cnt:std_logic_vector(2 downto 0); begin if clk'event and clk='1' then cnt:=cnt+1; end if; sl<=cnt; end process; end sel_arc; 顶层文件： ENTITY hql IS PORT(clr，sig，clk:IN STD_LOGIC; alm:OUT STD_LOGIC; q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); qc :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END hql; ARCHITECTURE sd OF hql IS COMPONENT fen port(clk:in std_logic; q:out std_logic); end COMPONENT; COMPONENT selx port(clk:in std_logic; sl:out std_logic_vector(2 downto 0)); end COMPONENT; COMPONENT corna port(clr，sig，door:in std_logic; alm:out std_logic; q3，q2，q1，q0，dang:out std_logic_vector(3 downto 0)); end COMPONENT; COMPONENT lock port(l:in std_logic; a4，a3，a2，a1，a0:in std_logic_vector(3 downto 0); q4，q3，q2，q1，q0:out std_logic_vector(3 downto 0)); end COMPONENT; COMPONENT ch port(sel:in std_logic_vector(2 downto 0); a3，a2，a1，a0，dang:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0)); end COMPONENT; COMPONENT disp port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0)); end COMPONENT; COMPONENT decoder3_8 port(a:in std_logic_vector(2 downto 0); qc:out std_logic_vector(3 downto 0)); end COMPONENT; SIGNAL qq:STD_LOGIC; SIGNAL qq3，qq2，qq1，qq0，qqdang:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL tt4，tt3，tt2，tt1，tt0:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL ww:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL SS:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN u1:fen PORT MAP(clk=>clk，q=>qq); u2:selx PORT MAP(clk=>clk，SL=>SS); u3:corna PORT MAP(clr=>clr，sig=>sig，door=>qq，alm=>alm，q3=>qq3，q2=>qq2，q1=>qq1，q0=>qq0，dang=>qqdang); u4:lock PORT MAP(l=>qq，a4=>qq3，a3=>qq3，a2=>qq2，a1=>qq1，a0=>qqdang，q4=>tt4，q3=>tt3，q2=>tt2，q1=>tt1，q0=>tt0); u5:ch PORT MAP(sel=>SS，a3=>tt4，a2=>tt3，a1=>tt2，a0=>tt1，dang=>tt0，q=>ww); u6:disp PORT MAP(d=>ww，q=>q); u7:decoder3_8 PORT MAP(a=>SS，qc=>qc); END sd; 由于超出字数所以把库说明头程序删了展开

VHDL语言设计滤波器: 设计FIR低通滤波器，系统频率为50MHz，通带截止频率Fpass为1MHz，阻带截止频率Fstop为4MHz，通带Z大衰减Apass为1dB，阻带Z小衰减Astop为30dB。程序和必要的程序注释谢谢

用vhdl 描述十进制bcd码编码器: 用vhdl 描述十进制bcd码编码器

EDA高手进来，帮忙用VHDL语言写一个可控正弦信号发生器。有完整论文更好:

求个用vhdl实现8-3编码器，在线等啊，急！: 求高手啊，速度

求基于VHDL的四位十进制频率计要求显示输出，谢谢啦:

如何用FPGA实现信号发生器?: 1.要求可输出正玄波方波锯齿波....2.要求频率可调(用单片机)可显示频率.3.要能附加原理图和参考程序谢谢我的邮箱是guzhying@163.com请高手发给我谢谢... 1.要求可输出正玄波方波锯齿波.... 2.要求频率可调(用单片机) 可显示频率. 3.要能附加原理图和参考程序谢谢我的邮箱是guzhying@163.com 请高手发给我谢谢展开

如何用labview实现傅里叶变换:

如何用Java实现数据采集?: 从实时数据库中，通过在线数据采集模块实现数据采集?如何用Java来实现这个模块?谢谢...... 从实时数据库中，通过在线数据采集模块实现数据采集? 如何用Java来实现这个模块? 谢谢... 展开

vhdl中如何用when/else语句优先编码器:

11月突出贡献榜

推荐主页

仪器网（yiqi.com）欢迎您！

联系我们

关注我们